System-on-chip Computing and Interconnection Architectures for Telecommunications and Signal Processing

This dissertation proposes novel architectures and design techniques targeting SoC building blocks for telecommunications and signal processing applications. Hardware implementation of Low-Density Parity-Check decoders is approached at both the algorithmic and the architecture level. Low-Density Parity-Check codes are a promising coding scheme for future communication standards due to their outstanding error correction performance. This work proposes a methodology for analyzing effects of finite precision arithmetic on error correction performance and hardware complexity. The methodology is throughout employed for co-designing the decoder. First, a low-complexity check node based on the P-output decoding principle is designed and characterized on a CMOS standard-cells library. Results demonstrate implementation loss below 0.2 dB down to BER of 10^{-8} and a saving in complexity up to 59% with respect to other works in recent literature. High-throughput and low-latency issues are addressed with modified single-phase decoding schedules. A new "memory-aware" schedule is proposed requiring down to 20% of memory with respect to the traditional two-phase flooding decoding. Additionally, throughput is doubled and logic complexity reduced of 12%. These advantages are traded-off with error correction performance, thus making the solution attractive only for long codes, as those adopted in the DVB-S2 standard. The "layered decoding" principle is extended to those codes not specifically conceived for this technique. Proposed architectures exhibit complexity savings in the order of 40% for both area and power consumption figures, while implementation loss is smaller than 0.05 dB. Most modern communication standards employ Orthogonal Frequency Division Multiplexing as part of their physical layer. The core of OFDM is the Fast Fourier Transform and its inverse in charge of symbols (de)modulation. Requirements on throughput and energy efficiency call for FFT hardware implementation, while ubiquity of FFT suggests the design of parametric, re-configurable and re-usable IP hardware macrocells. In this context, this thesis describes an FFT/IFFT core compiler particularly suited for implementation of OFDM communication systems. The tool employs an accuracy-driven configuration engine which automatically profiles the internal arithmetic and generates a core with minimum operands bit-width and thus minimum circuit complexity. The engine performs a closed-loop optimization over three different internal arithmetic models (fixed-point, block floating-point and convergent block floating-point) using the numerical accuracy budget given by the user as a reference point. The flexibility and re-usability of the proposed macrocell are illustrated through several case studies which encompass all current state-of-the-art OFDM communications standards (WLAN, WMAN, xDSL, DVB-T/H, DAB and UWB). Implementations results are presented for two deep sub-micron standard-cells libraries (65 and 90 nm) and commercially available FPGA devices. Compared with other FFT core compilers, the proposed environment produces macrocells with lower circuit complexity and same system level performance (throughput, transform size and numerical accuracy). The final part of this dissertation focuses on the Network-on-Chip design paradigm whose goal is building scalable communication infrastructures connecting hundreds of core. A low-complexity link architecture for mesochronous on-chip communication is discussed. The link enables skew constraint looseness in the clock tree synthesis, frequency speed-up, power consumption reduction and faster back-end turnarounds. The proposed architecture reaches a maximum clock frequency of 1 GHz on 65 nm low-leakage CMOS standard-cells library. In a complex test case with a full-blown NoC infrastructure, the link overhead is only 3% of chip area and 0.5% of leakage power consumption. Finally, a new methodology, named metacoding, is proposed. Metacoding generates correct-by-construction technology independent RTL codebases for NoC building blocks. The RTL coding phase is abstracted and modeled with an Object Oriented framework, integrated within a commercial tool for IP packaging (Synopsys CoreTools suite). Compared with traditional coding styles based on pre-processor directives, metacoding produces 65% smaller codebases and reduces the configurations to verify up to three orders of magnitude

Progetto VLSI di un decoder Low-Density Parity-Check conforme allo standard IEEE 802.11n per applicazioni WLAN

La richiesta di banda, da parte degli standard di comunicazione, diviene di anno in anno più insistente: da un lato vi sono applicazioni, consumer e professionali, che necessitano di throughput sostenuti, come ad esempio lo streaming di dati multimediali, dall’altro lato si ha un numero sempre crescente di dispositivi portatili (laptop, handheld pc, telefoni cellulari) per i quali è fondamentale definire un equilibrio ottimale tra qualità del servizio e consumo energetico. I codici di canale costituiscono un elemento chiave della catena di comunicazione: una codifica opportuna dell’informazione prima della modulazione, infatti, consente al ricevitore di individuare, ed eventualmente correggere, quella porzione di dati corrotta dal rumore durante la trasmissione; un meccanismo di codifica ben realizzato, inoltre, consente trasmissioni affidabili con ridotto consumo di potenza. La scoperta dei Turbo Codici, avvenuta nel 1993, ha dimostrato la possibilità di avvicinare la capacità di canale, ossia la massima quantità teorica di informazione che è possibile trasferire su un canale di comunicazione, come teorizzato da Shannon nel 1948; questo avvicinamento sembrava impossibile con le tecniche di codifica conosciute sino a quel momento. L’adozione dei turbo codici nella maggior parte degli standard nati nell’ultimo decennio, ha spinto la ricerca ad indagare meglio i processi di decodifica di tipo iterativo, come sono appunto i turbo codici, riportando alla luce una particolare famiglia di codici a blocchi ideata, nei primi anni ’60, da R. Gallager: i codici low-density parity-check (LDPC). Nel presente lavoro di tesi si sono studiati i codici LDPC nell’ottica di una realizzazione VLSI del relativo decoder; in particolare si è indirizzato il problema della trasposizione in virgola fissa dell’algoritmo di decodifica, operazione che rappresenta il primo passo verso l’implementazione hardware. La natura dei codici LDPC rende impossibile studiare analiticamente la dipendenza che sussiste tra l’elaborazione dei blocchi funzionali elementari e l’andamento delle curve di bit error rate, che caratterizzano le prestazioni del codice sul canale; a tal fine è stato sviluppato un simulatore ad alto livello del decoder ed è stata messa a punto una metodologia di analisi che ha consentito la caratterizzazione dei segnali in termini di dinamica e granularità, relazionando questi parametri alla perdita di implementazione misurabile sulle curve di BER. L’analisi condotta è stata applicata al codice LDPC recentemente proposto per lo standard IEEE 802.11n, presentato come estensione high-throughput allo standard per Wireless LAN 802.11. I risultati ottenuti sono serviti a determinare il dimensionamento ottimale del check node e del variable node, i processing element elementari sui quali si basa l’algoritmo di decodifica. Ai risultati delle simulazioni bit-true del codice per WLAN, si affiancano dunque delle stime preliminari sulla complessità del decoder in termini di throughput ed area; l’idea è quella di raccogliere dati utili alla messa a punto di un dimostratore hardware, sviluppato su FPGA VirtexII della Xilinx, prima di migrare verso il target finale costituito dalla libreria standard cells a 0.18 µm della ST Microelectronics: l’ambito consumer, nel quale si inquadrano le applicazioni WLAN, giustifica infatti l’interesse per la realizzazione di un ASIC